FPGA的基础仿真项目--七段数码管设计显示学号
一、设计实验目的
1. 了解数码管显示模块的工作原理。
2. 熟悉VHDL 硬件描述语言及自顶向下的设计思想。
3. 掌握利用FPGA设计6位数码管扫描显示驱动电路的方法。
二、实验设备
1. PC机
2.Cyclone IV FPGA开发板
三、扫描原理
下图所示为1位数码管,由a、b、c、d、e、f、g、dp共8个LED构成,通过点亮特定的LED即可显示相应的字符。
多位的数码管由多个1位数码管构成,如下图所示为4位数码管。为了简化接口电路,多位数码管的段码(a,b,c,d,e,f,g,dp)通常并联在一起,并增加另外的位选信号(如下图中DIG4,DIG3,DIG2,DIG1)来选择使能某一位数码管。位选信号以一定的频率循环使能每一位数码管,从而实现多位字符的显示。
四、设计任务
1. 编写VHDL程序,在开发板的数码管上显示自己学号的末6位数字。
2. (可选)在实现用数码管显示数字的基础上,结合实验一与实验二的内容修改程序,实现一个上升沿触发、异步清零的计数器。具体要求:
(1)在数码管上显示当前的计数值。
(2)触发计数器的时钟频率为1Hz(即计数值每1秒加1),该时钟通过分频得到。
(3)异步清零通过按钮实现。
五、设计要求
1.在Quartus中用VHDL语言编写程序,设计合适的分频器电路和6位数码管扫描驱动电路,仿真验证后,下载至开发板验证设计功能。
2.开发板上有6位共阳极数码管,即段码(a,b,c,d,e,f,g,dp)输入为0时对应的LED亮,输入为1时对应的LED灭。位选信号(上图中DIG,开发板原理图中SEL)为低有效。自行查看核心板及扩展板原理图来选择正确的引脚进行绑定。
六、解构
示例代码分享
library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity ledtest is port( clk : in std_logic; dig : out std_logic_vector(7 downto 0); ds : out std_logic_vector(5 downto 0) ); end ledtest; architecture a of ledtest is signal cnt1 : integer range 0 to 31; signal cnt2 : std_logic_vector(9 downto 0); signal cnt1k : integer range 0 to 7; signal clk1m,clk1k : std_logic; begin --clk div by 50 process(clk) begin if clk'event and clk='1' then if cnt1
文章版权声明:除非注明,否则均为主机测评原创文章,转载或复制请以超链接形式并注明出处。